`timescale 1ns / 1ps

////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:   11:37:35 11/26/2012
// Design Name:   main
// Module Name:   C:/Users/maye/Desktop/taller/barcos/simulacion.v
// Project Name:  barcos
// Target Device:  
// Tool versions:  
// Description: 
//
// Verilog Test Fixture created by ISE for module: main
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////

module simulacion;

	// Inputs
	reg clk_i;
	reg rst_i;
	reg inicio_i;
	reg uart_REC_dataH;
	reg elegir_pos_i;
	reg [2:0] eje_x_i;
	reg [2:0] eje_y_i;

	// Outputs
	wire uart_clk;
	wire uart_XMIT_dataH;

	// Instantiate the Unit Under Test (UUT)
	main uut (
		.clk_i(clk_i), 
		.rst_i(rst_i), 
		.inicio_i(inicio_i), 
		.uart_clk(uart_clk), 
		.uart_XMIT_dataH(uart_XMIT_dataH), 
		.uart_REC_dataH(uart_REC_dataH), 
		.elegir_pos_i(elegir_pos_i), 
		.eje_x_i(eje_x_i), 
		.eje_y_i(eje_y_i)
	);

	always begin 
		#50 clk_i=~clk_i;
	end
	initial begin
		// Initialize Inputs
		clk_i = 0;
		rst_i = 0;
		inicio_i = 0;
		uart_REC_dataH = 0;
		elegir_pos_i = 0;
		eje_x_i = 0;
		eje_y_i = 0;

		// Wait 100 ns for global reset to finish
		#100;
      inicio_i= 1;
		#500;
		uart_REC_dataH = 0;
		#20;
		uart_REC_dataH = 1;
		#20;
		uart_REC_dataH = 1;
		#20;
		uart_REC_dataH = 0;
		#20;
		uart_REC_dataH = 1;
		#20;
		uart_REC_dataH = 0;
		#20;
		uart_REC_dataH = 0;
		#20;
		uart_REC_dataH = 1;
		#20;
		uart_REC_dataH = 1;
		#20;
		uart_REC_dataH = 0;
		#20;
		uart_REC_dataH = 1;
		// Add stimulus here

	end
      
endmodule

